Manuel d’Architecture SDR & Plan d’Ingénierie DAB+

Implémentation sur FPGA Gowin Tang Nano 20K

Introduction

Ce document rassemble les informations nécessaire au projet en vue de concevoir un récepteur radio numérique DAB+ (Digital Audio Broadcasting).

Bien que l’on trouve dans le commerce des circuits intégrant intégralement un récepteur DAB+ sur le silicium, ce projet vise la réalisation du decodeur de canal sur FPGA Gowin (Tang Nano 20K) à des fins didactiques.

Le plan propose une évolution incrémentale:

1. On utilisera une clef USB SDR pour utiliser son Tuner RF. Ce Tuner peut être controllé par un software welle.io tournant sur un PC. En capturant la sortie du tuner, on pourra obtenir des patterns de tests. Des patterns de tests peuvent aussi être obtenus sur certains sites.
2. On connectera un convertisseur ADC
3. On connectera la sortie du convertisseur sur le FPGA. Tout le control du software well.io pour le decodeur de canal devra être détourné pour finir sur des registres de contrôle situés dans le FPGA. La sortie de la clef USB qui est decodée par le PC est perdue. Il faudra réinjecter le flux sur le PC pour qu’il soit décodé.
4. Le PC sera remplacé par un rapberry pi 0 qui tournera le logiciel well.io modifié. Le recepteur sera “autonome” , le son sera toujours décodé par le PC.
5. On rend le projet “autonome”, le decoder HE-AAC v2 sera implémenté dans le raspberry Pi et la sortie va sur un ampli extérieur
6. On se passe du Raspberry Pi et on intègre un processeur RISC-V soft-core dans le FPGA

En parallèle le channel decoder sera developpé en VHDL/Verilog en utilisant des pattern de test et les sorties de chaque bloc comparées à des références provenant de simulateurs implémentant les spécifications DAB+ : Matlab, Octave, etc.