4  Considérations Complémentaires d’Ingénierie

4.1 Franchissement de Domaines d’Horloge (Clock Domain Crossing)

Le circuit intégré du FPGA manipule trois horloges distinctes asynchrones : l’horloge système interne issue de la PLL (\(27\text{ MHz}\)), l’horloge d’échantillonnage imposée à l’ADC AD9226 (ex: \(13.5\text{ MHz}\)) et l’horloge de transmission logique du contrôleur UART-USB.

Pour éviter les phénomènes critiques de métastabilité lors du transfert des données de l’ADC vers le bus de transmission, l’implémentation d’une structure de FIFO Asynchrone à double port, basée sur un codage de pointeurs en Code Gray, est obligatoire en Verilog/VHDL.

4.2 Compatibilité Électromagnétique (CEM) et Blindage

Le Raspberry Pi Zero 2 W, de par la fréquence de son CPU et l’activité de son antenne Wi-Fi, génère un fort champ de parasites RF (bruit de commutation). Pour protéger l’intégrité des signaux faibles en bande VHF-III :

• Isoler l’étage RF analogique (Tuner R820T2 et étage d’entrée de l’AD9226) à l’intérieur d’un blindage métallique (boîtier en aluminium ou feuillard de cuivre blindé connecté à la masse générale).
• Insérer des anneaux de ferrite clipsables sur le cordon USB reliant le FPGA et le tuner au Raspberry Pi afin d’atténuer les courants de mode commun à haute fréquence.